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    <title>路丝栈 - Allegro</title>
    <link>http://119.29.108.196/forum.php?mod=forumdisplay&amp;fid=43</link>
    <description>Latest 20 threads of Allegro</description>
    <copyright>Copyright(C) 路丝栈</copyright>
    <generator>Discuz! Board by Comsenz Inc.</generator>
    <lastBuildDate>Sat, 04 Apr 2026 08:11:44 +0000</lastBuildDate>
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      <title>路丝栈</title>
      <link>http://119.29.108.196/</link>
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      <title>Cadence Allegro 极速上手指南十三 布线操作</title>
      <link>http://119.29.108.196/forum.php?mod=viewthread&amp;tid=751</link>
      <description><![CDATA[显示飞线

执行 Allegro PCB Editor 菜单栏上的【Display -&gt; Show Rats/Blank Rats】可以显示或者隐藏 PCB 版图上各个元件的原理图飞线连接关系，在弹出的下拉菜单里存在有 All（显示/隐藏所有的飞线）、Net（显示/隐藏指定网络的飞线）、Components（显示/隐藏所选择的 ...]]></description>
      <category>Allegro</category>
      <author>一路上</author>
      <pubDate>Sun, 19 May 2024 15:40:03 +0000</pubDate>
    </item>
    <item>
      <title>Cadence Allegro 极速上手指南十二 铺铜操作</title>
      <link>http://119.29.108.196/forum.php?mod=viewthread&amp;tid=750</link>
      <description><![CDATA[选择铺铜区域

鼠标点击 Allegro PCB Editor 菜单栏上的 【Shape -&gt; Select Shape or Void/Cavity】，就可以选中 PCB 版图上已经铺铜的区域，该操作是其它一切铺铜相关操作的基础，因而务必熟练掌握：


修改铺铜区域属性

首先点击 Allegro PCB Editor 菜单栏上的 【Sh ...]]></description>
      <category>Allegro</category>
      <author>一路上</author>
      <pubDate>Sun, 19 May 2024 15:34:16 +0000</pubDate>
    </item>
    <item>
      <title>Cadence Allegro 极速上手指南十一 PCB布局和设置</title>
      <link>http://119.29.108.196/forum.php?mod=viewthread&amp;tid=749</link>
      <description><![CDATA[PCB 版图布局操作

Allegro PCB Editor 当中进行元素布局的时候，需要先执行菜单栏上的命令，再框选需要执行操作的元素，这是与其它 EDA 工具使用习惯上的一个重大区别：





元素的锁定与解锁

使用 Allegro PCB Editor 进行元件布局操作的时候，由于一些结构件和定位 ...]]></description>
      <category>Allegro</category>
      <author>一路上</author>
      <pubDate>Sun, 19 May 2024 15:16:30 +0000</pubDate>
    </item>
    <item>
      <title>Cadence Allegro 极速上手指南十 PCB Editor绘制版图</title>
      <link>http://119.29.108.196/forum.php?mod=viewthread&amp;tid=748</link>
      <description><![CDATA[接下来的内容，就可以开始使用 Allegro PCB Editor 进行版图布线了，其主界面视图主要包含有如下几个区域：


Class 与 Sub Class

Allegro PCB Editor 会将 PCB 划分为不同功能层次的组合，我们可以通过右侧控制面板上的【Options】进行切换：


这些功能层次按照 Clas ...]]></description>
      <category>Allegro</category>
      <author>一路上</author>
      <pubDate>Sun, 19 May 2024 08:58:01 +0000</pubDate>
    </item>
    <item>
      <title>Cadence Allegro 极速上手指南九 制作封装</title>
      <link>http://119.29.108.196/forum.php?mod=viewthread&amp;tid=747</link>
      <description><![CDATA[鼠标点击 Allegro PCB Editor 菜单栏上的【File -&gt; New...】，此时可以选择如下两种 PCB 封装的创建方式：

1.Package Symbol：基于 Padstack Editor 工具制作的焊盘来创建元件的 PCB 封装。
2.Package Symbol (Wizard)：基于向导的方式创建元件的 PCB 封装。


注意： ...]]></description>
      <category>Allegro</category>
      <author>一路上</author>
      <pubDate>Sun, 19 May 2024 08:09:58 +0000</pubDate>
    </item>
    <item>
      <title>Cadence Allegro 极速上手指南八 Padstack创建pad焊盘</title>
      <link>http://119.29.108.196/forum.php?mod=viewthread&amp;tid=746</link>
      <description><![CDATA[Cadence SPB 与其它板级 EDA 工具的一个最大区别就在于，使用 PCB Editor 17.4 创建 PCB 封装之前，需要先使用 Padstack Editor 17.4 工具制作好 .pad 焊盘文件，然后 PCB Editor 再导入这些焊盘，并且创建一个 .dra 可编辑封装工程，最后才能导出绘制 PCB 所使用的 .ps ...]]></description>
      <category>Allegro</category>
      <author>一路上</author>
      <pubDate>Sun, 19 May 2024 07:55:03 +0000</pubDate>
    </item>
    <item>
      <title>Cadence Allegro 极速上手指南七 导出网表、BOM、PDF</title>
      <link>http://119.29.108.196/forum.php?mod=viewthread&amp;tid=745</link>
      <description><![CDATA[导出原理图对应的网表

网表（Netlist）用于保存原理图当中的电路网络连接关系，以及元件封装信息、位号映射关系等数据信息，并将这些信息同步到 PCB 版图。而 Cadence SPB SPB 17.4 已经支持原理图与 PCB 的同步更新，可以省略掉繁复的网表导出操作。

导出 Cadence SP ...]]></description>
      <category>Allegro</category>
      <author>一路上</author>
      <pubDate>Sun, 19 May 2024 07:41:02 +0000</pubDate>
    </item>
    <item>
      <title>Cadence Allegro 极速上手指南六 DRC设计规则检查</title>
      <link>http://119.29.108.196/forum.php?mod=viewthread&amp;tid=744</link>
      <description><![CDATA[生产环境当中，完成原理图的设计工作之后，在开始正式的 PCB 绘制之前，通常需要利用 OrCAD Capture CIS 提供的设计规则检查（DRC，Design Rules Check）功能进行查漏补缺。

鼠标点击菜单上的【PCB -&gt; Design Rules Check...】，就可以打开 DRC 检查对话框：


按下对 ...]]></description>
      <category>Allegro</category>
      <author>一路上</author>
      <pubDate>Sun, 19 May 2024 07:32:30 +0000</pubDate>
    </item>
    <item>
      <title>Cadence Allegro 极速上手指南五 原理图层次设计</title>
      <link>http://119.29.108.196/forum.php?mod=viewthread&amp;tid=743</link>
      <description><![CDATA[复杂的电路设计只绘制一张原理图，可读性会非常差，这种情况下可以采用层次化的原理图结构来提升可读性，即将复杂电路按照功能划分为若干的子模块。使得设计人员前期可以按照模块进行设计，最后通过在这些子模块原理图之间建立连接关系来完成整个电路的设计。层次原理图 ...]]></description>
      <category>Allegro</category>
      <author>一路上</author>
      <pubDate>Sun, 19 May 2024 07:22:26 +0000</pubDate>
    </item>
    <item>
      <title>Cadence Allegro 极速上手指南四 原理图绘制</title>
      <link>http://119.29.108.196/forum.php?mod=viewthread&amp;tid=742</link>
      <description><![CDATA[自动备份设置

选择 OrCAD Capture CIS 主界面菜单栏上的【Options -&gt; Autobackup】，此时会弹出下面的 Multi-level Backup settings 对话框：


在弹出的 Multi-level Backup settings 对话框里，可以进行如下选项的设置：


[*]Backup time：自动备份时间，默认为 10  ...]]></description>
      <category>Allegro</category>
      <author>一路上</author>
      <pubDate>Sun, 19 May 2024 03:05:18 +0000</pubDate>
    </item>
    <item>
      <title>Cadence Allegro 极速上手指南三 原理图符号绘制</title>
      <link>http://119.29.108.196/forum.php?mod=viewthread&amp;tid=741</link>
      <description><![CDATA[原理图工程下新建符号库

接下来，在上面新建的 UINIO-Cadence-Template 工程当中，鼠标依次点击 OrCAD Capture CIS 菜单栏上的【File -&gt; New -&gt; Library...】，新建一个原理图符号库：


默认情况下，新建的原理图符号库名称叫做 LIBRARY1.OLB，选中这个符号库单击鼠标 ...]]></description>
      <category>Allegro</category>
      <author>一路上</author>
      <pubDate>Sat, 18 May 2024 14:19:47 +0000</pubDate>
    </item>
    <item>
      <title>Cadence Allegro 极速上手指南二 新建工程</title>
      <link>http://119.29.108.196/forum.php?mod=viewthread&amp;tid=740</link>
      <description><![CDATA[新建原理图工程

打开 Cadence SPB 套件当中的 OrCAD Capture CIS 之后，呈现出的主界面如下图所示：


首先，在操作系统的当前工作目录下，手动新建一个 UINIO-Cadence-Template 空文件夹，然后打开 OrCAD Capture CIS 菜单栏的【File -&gt; New -&gt; Project...】新建一个 ...]]></description>
      <category>Allegro</category>
      <author>一路上</author>
      <pubDate>Sat, 18 May 2024 14:03:25 +0000</pubDate>
    </item>
    <item>
      <title>Cadence Allegro 极速上手指南一安装与启动</title>
      <link>http://119.29.108.196/forum.php?mod=viewthread&amp;tid=739</link>
      <description><![CDATA[前言

楷登电子 Cadence 推出的 Allegro/OrCAD SPB 是一款专业的板级 EDA 工具，其融合了原理图设计、电路仿真、PCB 绘制编辑、拓扑逻辑自动布线、信号完整性分析、设计输出 等功能，经常被运用于高速 PCB 设计场景。撰写这篇文章的目的，是为已经具备有其它 EDA 使用经 ...]]></description>
      <category>Allegro</category>
      <author>一路上</author>
      <pubDate>Sat, 18 May 2024 13:53:31 +0000</pubDate>
    </item>
    <item>
      <title>基于 Polar Si9000e 计算传输线特征阻抗的全攻略</title>
      <link>http://119.29.108.196/forum.php?mod=viewthread&amp;tid=736</link>
      <description><![CDATA[前言

伴随近几年集成电路制程工艺的进步，PCB 传输线上信号的频率逐年提高，非常容易导致信号在传输过程当中，由于受到传输线的阻力而出现插损（插入损耗，单位为分贝），这种信号在传输过程中受到的阻力被称为特性阻抗或者特征阻抗。换而言之，如果信号在传输过程当中 ...]]></description>
      <category>Allegro</category>
      <author>一路上</author>
      <pubDate>Mon, 13 May 2024 13:45:14 +0000</pubDate>
    </item>
    <item>
      <title>重启cadence提示license找不到的解决方法</title>
      <link>http://119.29.108.196/forum.php?mod=viewthread&amp;tid=689</link>
      <description><![CDATA[操作系统：Windows 7 x64；工具：cadence16.X版本

cadence16.X版本破解成功后，不用重启，就能正常运行程序。但有可能出现重启电脑后，打开cadence时提示找不到license的情况，如下图


解决方法为：

1. 我的电脑，点右键，选“管理”，在弹出的计算机管理界面中，左 ...]]></description>
      <category>Allegro</category>
      <author>一路上</author>
      <pubDate>Wed, 31 Jan 2024 10:18:20 +0000</pubDate>
    </item>
    <item>
      <title>Allegro PCB 用slide无法将走线推挤到焊盘设置</title>
      <link>http://119.29.108.196/forum.php?mod=viewthread&amp;tid=686</link>
      <description><![CDATA[工具：Allegro PCB 16.6-2015

启用slide命令之后，单击鼠标右键，取消“Enhanced Pad Entry”即可。]]></description>
      <category>Allegro</category>
      <author>一路上</author>
      <pubDate>Wed, 31 Jan 2024 02:10:09 +0000</pubDate>
    </item>
    <item>
      <title>Allegro PCB 从dxf文件中导入板框</title>
      <link>http://119.29.108.196/forum.php?mod=viewthread&amp;tid=685</link>
      <description><![CDATA[工具：Allegro PCB 16.6-2015

新建brd文件，并设置好相应的参数之后，点击菜单：File &gt; Import &gt; DXF...


在DXF In窗口中，第一步选择DXF文件，既结构工程师给你的CAD文件；第二步勾选Incremental addition，不勾选此项，新导入的东西会替换掉板子中已有的东西；第三 ...]]></description>
      <category>Allegro</category>
      <author>一路上</author>
      <pubDate>Wed, 31 Jan 2024 01:58:27 +0000</pubDate>
    </item>
    <item>
      <title>Allegro PCB 设置自动保存brd文件</title>
      <link>http://119.29.108.196/forum.php?mod=viewthread&amp;tid=684</link>
      <description><![CDATA[工具：Allegro PCB 16.6-2015

菜单Setup &gt; User Preferences...

在User Preferences Editor窗口中，选File_management &gt; Autosave，在这里，即可设置自动保存的文件名和时间间隔。]]></description>
      <category>Allegro</category>
      <author>一路上</author>
      <pubDate>Wed, 31 Jan 2024 01:50:48 +0000</pubDate>
    </item>
    <item>
      <title>Allegro PCB Editor切换</title>
      <link>http://119.29.108.196/forum.php?mod=viewthread&amp;tid=683</link>
      <description><![CDATA[操作系统：Windows 10 x64；工具1：Allegro PCB Editor

菜单File &gt; Change Editor...


在Product Choices对话框中，就可以选择想要的PCB Editor。]]></description>
      <category>Allegro</category>
      <author>一路上</author>
      <pubDate>Wed, 31 Jan 2024 01:46:42 +0000</pubDate>
    </item>
    <item>
      <title>PCB设计中间距注意哪些要求</title>
      <link>http://119.29.108.196/forum.php?mod=viewthread&amp;tid=658</link>
      <description><![CDATA[一、前言

平常的PCB设计中会遇到各种各样的安全间距问题，比如像过孔跟焊盘的间距，走线跟走线之间的间距等都是应该要考虑到的地方。

我们把这些间距分为两类：电气安全间距、非电气安全间距。

二、电气安全间距

1.导线之间间距

这个间距需要考虑PCB生产厂家的生产 ...]]></description>
      <category>Allegro</category>
      <author>一路上</author>
      <pubDate>Thu, 25 Jan 2024 02:24:26 +0000</pubDate>
    </item>
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